台积电在去年年底的IEEE国际电子器件会议上扔出了一份论文，讲的是他们那个A16制程，也就是1.6纳米。用的还是GAA晶体管架构，但加了个新东西叫“超级电轨”。说白了就是把供电线路挪到晶圆背面去，正面腾出来全给信号线走。这个思路其实不新鲜，英特尔早几年就在讲背面供电，但台积电这次把时间表卡得很死——2026年下半年量产。你去看整个路线图，从N7到N5到N3再到N2，每一代的性能提升幅度都在收窄，功耗红利也在缩水，但台积电愣是靠着一堆工程上的微创新把节奏撑住了。

真正让人头疼的不是晶体管本身。GAA也好，FinFET也好，说到底都是栅极对沟道的控制方式在变。三星3纳米就上了GAA，结果良率爬坡爬了快两年，自家Exynos 2500到现在还没法大规模出货。问题出在哪儿？不是理论不行，是制造端的精度要求已经到了原子级别。你想想，一片12英寸晶圆上要刻出几百亿个晶体管，每个晶体管的沟道厚度就几个原子层，刻蚀的均匀性稍微差一点，整片就废了。ASML那台High-NA EUV光刻机卖到3.8亿美元一台，镜头组由蔡司磨了几个月才出来，数值孔径从0.33提到0.55，分辨率是上去了，但焦深也跟着缩，光刻胶的厚度控制变成玄学。

材料这边也在硬撑。铜互连用了二十多年，电阻率已经压不下去了，于是钌、钴这些替代金属开始往产线里塞。钌的电阻率比铜低，但刻蚀难度大得离谱，而且价格跟坐火箭似的。封装那边倒是热闹，台积电的CoWoS产能被英伟达包了大半，AMD和博通在后面排队。先进封装某种程度上成了续命丸——既然单片集成的成本曲线已经陡到没人敢看，那就把不同工艺的芯片拼在一起，用硅中介层或者桥接互连来凑性能。苹果的M Ultra就是这么干的，两颗M Max拼一块，带宽直接翻倍。

但这条路也有天花板。芯片间互连的功耗和延迟摆在那儿，拼得越多，信号跑得越远，能效比就越难看。所以大家都在找新的集成维度，比如把SRAM和逻辑分开做，或者把IO和模拟部分挪到成熟制程去。英特尔搞的PowerVia背面供电其实跟台积电的超级电轨是一个逻辑——正面布线太挤了，16层金属堆上去，信号串扰和RC延迟已经吃掉太多性能，不如把供电网络翻到背面去，正面腾出来的空间给关键信号线走。这个思路听着简单，但要把晶圆磨到几十微米薄再键合到载片上，良率损失不是开玩笑的。

光刻这边还有个更远期的麻烦。High-NA EUV之后怎么办？没人说得准。有人提定向自组装，有人提纳米压印，但离量产都差着十万八千里。佳能和东京电子在纳米压印上砸了不少钱，可那个模板寿命和缺陷率的问题一直没解决。电子束直写就更不用想了，吞吐量低到只适合做掩膜版。所以短期内还是得靠多重曝光硬堆，成本嘛，3纳米一片晶圆报价两万美元，2纳米据说要破两万五，能买单的客户一只手数得过来。

其实整个行业都在赌。台积电赌背面供电和GAA能把2纳米撑住，三星赌3纳米GAA能先发制人，英特尔赌18A能靠PowerVia和RibbonFET翻盘。但真正的瓶颈不在晶体管结构，而在良率和成本。你实验室里跑通一个器件是一回事，在Fab里每天跑两万片晶圆、每片良率稳定在八成以上是另一回事。这中间的鸿沟，得靠设备、材料、工艺整合一整套体系去填，哪一环掉链子都不行。

所以芯片工艺的极限突围，说到底不是某个单点技术的突破，而是一整套工程体系的极限拉扯。每往前挪一步，都得把物理定律往死里逼一次。至于摩尔定律，它早就不是一条曲线了，更像是一堆人在悬崖边上接力搭桥，谁也不知道下一块板子该往哪儿钉。