台积电3纳米已经量产好几年了，2纳米也排上了日程。每次制程节点往前推一步，行业里就要把“物理极限”这四个字翻出来念叨一遍。但这次不太一样。以前说极限，更多是焦虑性的修辞，现在你翻开任何一份ISSCC或者IEDM的会议论文，都能看到同一个问题被反复讨论：栅极长度还能缩多小？隧穿漏电怎么压？散热怎么办？

这不是杞人忧天。硅原子的直径大约是0.2纳米，1纳米栅极长度意味着通道里只容得下几个原子。到了那个尺度，量子隧穿效应就不再是教科书上的概念，而是你手机发烫、电池尿崩的直接原因。电子不需要翻过墙，它直接穿过去了。你拿什么拦？

有人会说，GAA环绕栅极不是已经上了吗？对，从FinFET到GAA，沟道被栅极四面围住，控制力确实强了不少。三星3纳米首发GAA，台积电2纳米也要切过去。但这套方案本质上还是在硅基材料上做文章，改善的是“控制精度”，不是“物理边界”。沟道短到一定程度，你围得再紧也没用，量子效应不跟你讲道理。

真正被寄予厚望的，是换材料。碳纳米管晶体管这些年一直在实验室里跑数据，电子迁移率比硅高出一个量级，而且碳管天然就是纳米尺度，不用硬刻。MIT那边几年前就展示过1纳米以下的碳管器件，理论上能效比硅基好得多。问题是，从实验室到产线，中间隔着一道良率鸿沟。碳管要长在正确的位置、保持一致的半导体性、跟现有的后端互连工艺兼容，每一步都是坑。产业界不是没试过，但一条12英寸产线的投资动辄几十亿美元，没人敢拿这个去赌一个还在论文阶段的材料体系。

另一条路是往三维走。既然平面缩不动了，那就往上叠。HBM内存已经叠到8层、12层，逻辑芯片的3D堆叠也在推进。台积电的SoIC、英特尔的Foveros，都是把不同功能的芯片垂直键合在一起。这招的好处是绕开了制程微缩的死胡同——我不需要每个晶体管都更小，我只需要把整体系统做得更紧凑。信号传输距离短了，功耗自然下来。但3D堆叠的麻烦在于散热。你把两层高功耗芯片贴在一起，中间那层的热量怎么导出去？目前主流方案是硅通孔加微流道冷却，工程复杂度直线上升。

还有一个被讨论得不多但很要命的问题：成本。台积电3纳米一片晶圆报价超过2万美元，2纳米只会更贵。能掏得起这个钱的设计公司，一只手数得过来。苹果、英伟达、AMD、高通，再加上几家做AI芯片的，基本就这些。这意味着先进制程正在变成一个极度集中的游戏，大部分芯片设计公司被挡在门外。中芯国际、格芯这些追不上先进节点的厂，反而在成熟制程上活得挺滋润。汽车芯片、电源管理、射频前端，这些东西不需要2纳米，28纳米足够用，而且可靠性验证周期长，客户粘性高。行业的重心其实在悄悄分化，不是所有人都需要往1纳米冲。

封装这边的创新倒是热闹。Chiplet方案把一个大芯片拆成几个小芯片，用先进封装拼起来，良率高了，成本降了，而且可以混用不同制程。AMD的Zen系列已经这么干了好几代。UCIe联盟推的Die-to-Die互连标准，也是在给这种模式铺路。某种意义上，Chiplet是在用系统级的思路对冲制程微缩的放缓。你单颗芯片性能提升变慢了，但我可以通过封装把更多功能塞进同一个package里。

材料端也有动静。二维半导体材料像二硫化钼，理论上能做到原子级厚度，迁移率也不差。但大面积均匀生长一直搞不定，缺陷密度降不下来。学术界发论文没问题，产业界要的是每平方厘米多少个缺陷，这个数字目前还差着两三个数量级。

说到底，破局的方向不止一条，但没有哪条是轻松的。换材料要解决量产一致性，往三维走要解决散热和良率，Chiplet要解决互连标准和生态协同。每条路都有团队在推，也都还没到能宣告胜利的时候。芯片这行当干了六十多年，摩尔定律被唱衰过无数次，每次都是靠工程上的笨功夫硬扛过来的。这次大概也不例外。只不过以前是沿着一条路往前跑，现在是在几个岔路口同时试探。哪个方向先跑通，可能不取决于实验室里最漂亮的那个数据，而取决于产线上最先算过账来的那个方案。